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高速PCB設(shè)計中的信號完整性隱藏問題

2022-12-09 11:43:20

    通常說的信號完整性就是指信號無失真地進(jìn)行傳輸。前面我們討論很多信號完整性問題,包括時序、串?dāng)_、衰減、反射、電源完整性、EMC等等。


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     當(dāng)前的電子產(chǎn)品PCB上或多或少都有一些是高速信號網(wǎng)絡(luò)。在設(shè)計電路和PCB時就要多注意這些信號網(wǎng)絡(luò)的信號完整性。

    對于很多工程師來講,信號完整性說起來是一句很簡單的話,但是很多時候卻要了硬件或者PCB設(shè)計工程師一條“老命”。本文主要針對PCB設(shè)計來討論,看看在PCB設(shè)計時,有哪些點(diǎn)會導(dǎo)致信號完整性問題?


1、PCB材料選擇

     PCB使用什么樣的PCB材料會直接影響到信號完整性。比如PCB材料的介電常數(shù)、介質(zhì)損耗角、銅箔粗糙度、玻纖布等等參數(shù)都會影響信號的電氣性能。如下是PCB材料的介電常數(shù)和介質(zhì)損耗角隨著頻率變化的曲線。   


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    PCB材料是基礎(chǔ),所以在設(shè)計PCB之前,要選擇好合適的PCB材料。


2、層疊設(shè)計

     層疊設(shè)計是PCB設(shè)計中很重要的一步。如果層疊設(shè)計不合理,會直接導(dǎo)致設(shè)計存在天然的信號完整性問題。


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     比如在設(shè)計層疊時,我們通常都是按照厚度選擇,而對于相同的材料,也有很多種PP或者Core,那他們的性能并不是相同的,比如電氣參數(shù)Dk/Df、玻纖規(guī)格等。如下是某材料的兩種芯板:


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    雖然它們的厚度是一樣的,但它們分別是由1張2116的PP組成和2張1080的PP組成。其Dk和Df并不相同。這樣如果在設(shè)計層疊結(jié)構(gòu)的隨意使用,就會導(dǎo)致信號完整性的問題。同時,1080和2116的玻纖也不一樣。


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    對于高速信號,還要注意玻纖效應(yīng)的影響。關(guān)于玻纖效應(yīng),我們在前面的內(nèi)容中也做過相關(guān)的介紹。 


3、傳輸線的線寬

     傳輸線的線寬是由阻抗決定的,根據(jù)總線或者芯片平臺的要求,確定好傳輸線的阻抗;再根據(jù)阻抗,在ADS CILD中計算傳輸線的線寬。


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     在設(shè)計PCB中,工程師都希望傳輸線的線寬是一致的,這樣設(shè)計效率是高的,但是這很難保證,因為很多芯片、連接器這類器件的pitch都可能會比較小,或者引腳的密度很高,就會導(dǎo)致在設(shè)計中會把線寬變小。如下圖所示:


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     線寬變化之后就會影響到信號完整性。在設(shè)計中要盡量減少這種線寬的變化,或者盡量縮短這種變化線寬的長度,等等。

    如果傳輸線太多,也可以考慮在ADS SIPro中使用RapidScan-Z快速掃描,查找到線寬變化,即阻抗不連續(xù)的點(diǎn)。


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4、傳輸線之間的間距

     在PCB設(shè)計中,傳輸線的間距有很多種類型,比如差分對內(nèi)的間距,不同類型的傳輸線之間的間距等等。不同的間距要求不同,如果是差分對之間的間距,則不能太近(?。?,也不能太遠(yuǎn)(大),由阻抗和設(shè)計要求決定。


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     如果是不同類型傳輸線的間距,則希望間距盡量遠(yuǎn)一點(diǎn),這樣相互之間的串?dāng)_就會小,但是受限于空間和成本,這類間距也不能無限制的小。下面是隨著間距變化,串?dāng)_的變化趨勢。


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5、傳輸線的長度

     傳輸線的長度由于產(chǎn)品結(jié)構(gòu)和實際設(shè)計決定。在沒有特殊要求的情況下,都希望傳輸線設(shè)計的短一點(diǎn)。因為傳輸線越長,信號的衰減越大,能量損失越大。


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     如果傳輸線的長度確實很長,而又不能縮短,這種情況下可以考慮換低損耗的板材或者在鏈路上使用repeater。 


6、傳輸線等長

      等長這個概念其實是工程師“偷(聰)懶(明)”想出來的。那我們還是沿用這個概念來談。傳輸線等長包括差分對內(nèi)等長,也包括相同類型的傳輸線組內(nèi)等長。如果傳輸線不等長會帶來一些信號完整性的問題,包括時序不滿足要求、損耗過大或者容易受干擾等等。簡單的方式就通過繞線使差分對不同的兩段傳輸線長度一致。


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    但是在之前的文章中也有給大家介紹過,實際上這種繞線等長,在電學(xué)當(dāng)中它并不能完全滿足設(shè)計要求。需要適當(dāng)?shù)卣{(diào)整,使傳輸線的延時是一致的才好。尤其是對于組內(nèi)等長(DDR總線),要尤其注意等長設(shè)計。

   90%的工程師都沒意識到的高速電路設(shè)計問題:等長繞線的影響


7、跨分割

     在PCB設(shè)計中,工程師總會在不經(jīng)意間造成傳輸線跨分割。對于低速信號可能并不是什么問題,但是對于高速信號而言可能就會引起災(zāi)難性的結(jié)果??绶指顣鹱杩共贿B續(xù)、反射、時序以及信號的輻射等等問題。


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如下是對比跨分割設(shè)計與有完整參考平面設(shè)計的眼圖結(jié)果:


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    顯然,跨分割設(shè)計的結(jié)果會稍微差一些。在PCB設(shè)計中,如果不可避免跨分割設(shè)計,信號完整性測試設(shè)備建議應(yīng)盡量減少跨分割傳輸線的長度;尤其是當(dāng)信號速率比較高(比如25Gbps)時,一旦出現(xiàn)跨分割就要謹(jǐn)慎評估,盡量避免跨分割。


8、拓?fù)浣Y(jié)構(gòu)

     隨著電子技術(shù)的發(fā)展,越來越多的總線都采用點(diǎn)對點(diǎn)的設(shè)計,但是有的總線也依然保留著多拓?fù)浣Y(jié)構(gòu)設(shè)計,比如DDR總線,其時鐘、地址、控制、命令信號線。如下圖所示為DDR5時鐘信號的Flyby拓?fù)浣Y(jié)構(gòu):


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    Flyby拓?fù)浣Y(jié)構(gòu)設(shè)計就可能會造成阻抗的不連續(xù),如果要解決這類結(jié)構(gòu)造成的信號完整性問題,就需要做好傳輸線的阻抗補(bǔ)償、端接(或者調(diào)節(jié)ODT)等。


9、過孔

     對于多層板的PCB設(shè)計,過孔是不可或缺的。對于傳輸線而言,過孔往往會造成一些阻抗不連續(xù)、損耗變大等信號完整性問題。對于高速信號或者高頻信號的傳輸線過孔設(shè)計,就需要優(yōu)化其過孔的結(jié)構(gòu),比如鉆孔的大小、焊盤、anti-pad、Via Stub等等。


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    以下是在仿真軟件ADS中對比的Via Stub去掉與否的結(jié)果對比:


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10、電源系統(tǒng)設(shè)計

       電源系統(tǒng)的設(shè)計是電子產(chǎn)品設(shè)計的重中之重,電源系統(tǒng)也是容易出問題的地方。在越來越復(fù)雜的電子系統(tǒng)中,一個電子系統(tǒng)中可能有10多組電源,或者有的更多,如下是之前設(shè)計過的一款服務(wù)器CPU處的部分電源平面設(shè)計:


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     對于做系統(tǒng)產(chǎn)品的工程師而言,如何設(shè)計好電源主要分為兩個部分,一個是電源系統(tǒng)的電路設(shè)計,一個是電源系統(tǒng)的PCB設(shè)計。在設(shè)計PCB時需要考慮到電源平面的分布和設(shè)計以及濾波電容的分布和擺放。為了更合理的設(shè)計好這些電源,盡量在設(shè)計之初和設(shè)計完成之后進(jìn)行電源完整性的仿真,盡早發(fā)現(xiàn)可能存在的問題。如下是一組電源的直流壓降仿真結(jié)果:


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    下圖是一組電源PDN阻抗分析結(jié)果:


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11、總結(jié)

      在越來越復(fù)雜、越來越高速、越來越緊湊的電子產(chǎn)品設(shè)計中,PCB設(shè)計的難度越來越高,信號完整性的問題也越來越多,問題也絕不僅限于本文所介紹的這些。不管任何設(shè)計,在設(shè)計過程中要有好的設(shè)計習(xí)慣,設(shè)計前和設(shè)計后信號完整性測試設(shè)備建議盡量使用仿真工具進(jìn)行仿真分析。


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